tm6000-stds.c (22942B)
1// SPDX-License-Identifier: GPL-2.0 2// tm6000-stds.c - driver for TM5600/TM6000/TM6010 USB video capture devices 3// 4// Copyright (c) 2007 Mauro Carvalho Chehab <mchehab@kernel.org> 5 6#include <linux/module.h> 7#include <linux/kernel.h> 8#include "tm6000.h" 9#include "tm6000-regs.h" 10 11static unsigned int tm6010_a_mode; 12module_param(tm6010_a_mode, int, 0644); 13MODULE_PARM_DESC(tm6010_a_mode, "set tm6010 sif audio mode"); 14 15struct tm6000_reg_settings { 16 unsigned char req; 17 unsigned char reg; 18 unsigned char value; 19}; 20 21 22struct tm6000_std_settings { 23 v4l2_std_id id; 24 struct tm6000_reg_settings *common; 25}; 26 27static struct tm6000_reg_settings composite_pal_m[] = { 28 { TM6010_REQ07_R3F_RESET, 0x01 }, 29 { TM6010_REQ07_R00_VIDEO_CONTROL0, 0x04 }, 30 { TM6010_REQ07_R01_VIDEO_CONTROL1, 0x0e }, 31 { TM6010_REQ07_R02_VIDEO_CONTROL2, 0x5f }, 32 { TM6010_REQ07_R03_YC_SEP_CONTROL, 0x00 }, 33 { TM6010_REQ07_R07_OUTPUT_CONTROL, 0x31 }, 34 { TM6010_REQ07_R18_CHROMA_DTO_INCREMENT3, 0x1e }, 35 { TM6010_REQ07_R19_CHROMA_DTO_INCREMENT2, 0x83 }, 36 { TM6010_REQ07_R1A_CHROMA_DTO_INCREMENT1, 0x0a }, 37 { TM6010_REQ07_R1B_CHROMA_DTO_INCREMENT0, 0xe0 }, 38 { TM6010_REQ07_R1C_HSYNC_DTO_INCREMENT3, 0x1c }, 39 { TM6010_REQ07_R1D_HSYNC_DTO_INCREMENT2, 0xcc }, 40 { TM6010_REQ07_R1E_HSYNC_DTO_INCREMENT1, 0xcc }, 41 { TM6010_REQ07_R1F_HSYNC_DTO_INCREMENT0, 0xcd }, 42 { TM6010_REQ07_R2E_ACTIVE_VIDEO_HSTART, 0x88 }, 43 { TM6010_REQ07_R30_ACTIVE_VIDEO_VSTART, 0x20 }, 44 { TM6010_REQ07_R31_ACTIVE_VIDEO_VHIGHT, 0x61 }, 45 { TM6010_REQ07_R33_VSYNC_HLOCK_MAX, 0x0c }, 46 { TM6010_REQ07_R35_VSYNC_AGC_MAX, 0x1c }, 47 { TM6010_REQ07_R82_COMB_FILTER_CONFIG, 0x52 }, 48 { TM6010_REQ07_R83_CHROMA_LOCK_CONFIG, 0x6f }, 49 { TM6010_REQ07_R04_LUMA_HAGC_CONTROL, 0xdc }, 50 { TM6010_REQ07_R0D_CHROMA_KILL_LEVEL, 0x07 }, 51 { TM6010_REQ07_R3F_RESET, 0x00 }, 52 { 0, 0, 0 } 53}; 54 55static struct tm6000_reg_settings composite_pal_nc[] = { 56 { TM6010_REQ07_R3F_RESET, 0x01 }, 57 { TM6010_REQ07_R00_VIDEO_CONTROL0, 0x36 }, 58 { TM6010_REQ07_R01_VIDEO_CONTROL1, 0x0e }, 59 { TM6010_REQ07_R02_VIDEO_CONTROL2, 0x5f }, 60 { TM6010_REQ07_R03_YC_SEP_CONTROL, 0x02 }, 61 { TM6010_REQ07_R07_OUTPUT_CONTROL, 0x31 }, 62 { TM6010_REQ07_R18_CHROMA_DTO_INCREMENT3, 0x1e }, 63 { TM6010_REQ07_R19_CHROMA_DTO_INCREMENT2, 0x91 }, 64 { TM6010_REQ07_R1A_CHROMA_DTO_INCREMENT1, 0x1f }, 65 { TM6010_REQ07_R1B_CHROMA_DTO_INCREMENT0, 0x0c }, 66 { TM6010_REQ07_R1C_HSYNC_DTO_INCREMENT3, 0x1c }, 67 { TM6010_REQ07_R1D_HSYNC_DTO_INCREMENT2, 0xcc }, 68 { TM6010_REQ07_R1E_HSYNC_DTO_INCREMENT1, 0xcc }, 69 { TM6010_REQ07_R1F_HSYNC_DTO_INCREMENT0, 0xcd }, 70 { TM6010_REQ07_R2E_ACTIVE_VIDEO_HSTART, 0x8c }, 71 { TM6010_REQ07_R30_ACTIVE_VIDEO_VSTART, 0x2c }, 72 { TM6010_REQ07_R31_ACTIVE_VIDEO_VHIGHT, 0xc1 }, 73 { TM6010_REQ07_R33_VSYNC_HLOCK_MAX, 0x0c }, 74 { TM6010_REQ07_R35_VSYNC_AGC_MAX, 0x1c }, 75 { TM6010_REQ07_R82_COMB_FILTER_CONFIG, 0x52 }, 76 { TM6010_REQ07_R83_CHROMA_LOCK_CONFIG, 0x6f }, 77 { TM6010_REQ07_R04_LUMA_HAGC_CONTROL, 0xdc }, 78 { TM6010_REQ07_R0D_CHROMA_KILL_LEVEL, 0x07 }, 79 { TM6010_REQ07_R3F_RESET, 0x00 }, 80 { 0, 0, 0 } 81}; 82 83static struct tm6000_reg_settings composite_pal[] = { 84 { TM6010_REQ07_R3F_RESET, 0x01 }, 85 { TM6010_REQ07_R00_VIDEO_CONTROL0, 0x32 }, 86 { TM6010_REQ07_R01_VIDEO_CONTROL1, 0x0e }, 87 { TM6010_REQ07_R02_VIDEO_CONTROL2, 0x5f }, 88 { TM6010_REQ07_R03_YC_SEP_CONTROL, 0x02 }, 89 { TM6010_REQ07_R07_OUTPUT_CONTROL, 0x31 }, 90 { TM6010_REQ07_R18_CHROMA_DTO_INCREMENT3, 0x25 }, 91 { TM6010_REQ07_R19_CHROMA_DTO_INCREMENT2, 0xd5 }, 92 { TM6010_REQ07_R1A_CHROMA_DTO_INCREMENT1, 0x63 }, 93 { TM6010_REQ07_R1B_CHROMA_DTO_INCREMENT0, 0x50 }, 94 { TM6010_REQ07_R1C_HSYNC_DTO_INCREMENT3, 0x1c }, 95 { TM6010_REQ07_R1D_HSYNC_DTO_INCREMENT2, 0xcc }, 96 { TM6010_REQ07_R1E_HSYNC_DTO_INCREMENT1, 0xcc }, 97 { TM6010_REQ07_R1F_HSYNC_DTO_INCREMENT0, 0xcd }, 98 { TM6010_REQ07_R2E_ACTIVE_VIDEO_HSTART, 0x8c }, 99 { TM6010_REQ07_R30_ACTIVE_VIDEO_VSTART, 0x2c }, 100 { TM6010_REQ07_R31_ACTIVE_VIDEO_VHIGHT, 0xc1 }, 101 { TM6010_REQ07_R33_VSYNC_HLOCK_MAX, 0x0c }, 102 { TM6010_REQ07_R35_VSYNC_AGC_MAX, 0x1c }, 103 { TM6010_REQ07_R82_COMB_FILTER_CONFIG, 0x52 }, 104 { TM6010_REQ07_R83_CHROMA_LOCK_CONFIG, 0x6f }, 105 { TM6010_REQ07_R04_LUMA_HAGC_CONTROL, 0xdc }, 106 { TM6010_REQ07_R0D_CHROMA_KILL_LEVEL, 0x07 }, 107 { TM6010_REQ07_R3F_RESET, 0x00 }, 108 { 0, 0, 0 } 109}; 110 111static struct tm6000_reg_settings composite_secam[] = { 112 { TM6010_REQ07_R3F_RESET, 0x01 }, 113 { TM6010_REQ07_R00_VIDEO_CONTROL0, 0x38 }, 114 { TM6010_REQ07_R01_VIDEO_CONTROL1, 0x0e }, 115 { TM6010_REQ07_R02_VIDEO_CONTROL2, 0x5f }, 116 { TM6010_REQ07_R03_YC_SEP_CONTROL, 0x02 }, 117 { TM6010_REQ07_R07_OUTPUT_CONTROL, 0x31 }, 118 { TM6010_REQ07_R18_CHROMA_DTO_INCREMENT3, 0x24 }, 119 { TM6010_REQ07_R19_CHROMA_DTO_INCREMENT2, 0x92 }, 120 { TM6010_REQ07_R1A_CHROMA_DTO_INCREMENT1, 0xe8 }, 121 { TM6010_REQ07_R1B_CHROMA_DTO_INCREMENT0, 0xed }, 122 { TM6010_REQ07_R1C_HSYNC_DTO_INCREMENT3, 0x1c }, 123 { TM6010_REQ07_R1D_HSYNC_DTO_INCREMENT2, 0xcc }, 124 { TM6010_REQ07_R1E_HSYNC_DTO_INCREMENT1, 0xcc }, 125 { TM6010_REQ07_R1F_HSYNC_DTO_INCREMENT0, 0xcd }, 126 { TM6010_REQ07_R2E_ACTIVE_VIDEO_HSTART, 0x8c }, 127 { TM6010_REQ07_R30_ACTIVE_VIDEO_VSTART, 0x2c }, 128 { TM6010_REQ07_R31_ACTIVE_VIDEO_VHIGHT, 0xc1 }, 129 { TM6010_REQ07_R33_VSYNC_HLOCK_MAX, 0x2c }, 130 { TM6010_REQ07_R35_VSYNC_AGC_MAX, 0x18 }, 131 { TM6010_REQ07_R82_COMB_FILTER_CONFIG, 0x42 }, 132 { TM6010_REQ07_R83_CHROMA_LOCK_CONFIG, 0xff }, 133 { TM6010_REQ07_R0D_CHROMA_KILL_LEVEL, 0x07 }, 134 { TM6010_REQ07_R3F_RESET, 0x00 }, 135 { 0, 0, 0 } 136}; 137 138static struct tm6000_reg_settings composite_ntsc[] = { 139 { TM6010_REQ07_R3F_RESET, 0x01 }, 140 { TM6010_REQ07_R00_VIDEO_CONTROL0, 0x00 }, 141 { TM6010_REQ07_R01_VIDEO_CONTROL1, 0x0f }, 142 { TM6010_REQ07_R02_VIDEO_CONTROL2, 0x5f }, 143 { TM6010_REQ07_R03_YC_SEP_CONTROL, 0x00 }, 144 { TM6010_REQ07_R07_OUTPUT_CONTROL, 0x31 }, 145 { TM6010_REQ07_R18_CHROMA_DTO_INCREMENT3, 0x1e }, 146 { TM6010_REQ07_R19_CHROMA_DTO_INCREMENT2, 0x8b }, 147 { TM6010_REQ07_R1A_CHROMA_DTO_INCREMENT1, 0xa2 }, 148 { TM6010_REQ07_R1B_CHROMA_DTO_INCREMENT0, 0xe9 }, 149 { TM6010_REQ07_R1C_HSYNC_DTO_INCREMENT3, 0x1c }, 150 { TM6010_REQ07_R1D_HSYNC_DTO_INCREMENT2, 0xcc }, 151 { TM6010_REQ07_R1E_HSYNC_DTO_INCREMENT1, 0xcc }, 152 { TM6010_REQ07_R1F_HSYNC_DTO_INCREMENT0, 0xcd }, 153 { TM6010_REQ07_R2E_ACTIVE_VIDEO_HSTART, 0x88 }, 154 { TM6010_REQ07_R30_ACTIVE_VIDEO_VSTART, 0x22 }, 155 { TM6010_REQ07_R31_ACTIVE_VIDEO_VHIGHT, 0x61 }, 156 { TM6010_REQ07_R33_VSYNC_HLOCK_MAX, 0x1c }, 157 { TM6010_REQ07_R35_VSYNC_AGC_MAX, 0x1c }, 158 { TM6010_REQ07_R82_COMB_FILTER_CONFIG, 0x42 }, 159 { TM6010_REQ07_R83_CHROMA_LOCK_CONFIG, 0x6f }, 160 { TM6010_REQ07_R04_LUMA_HAGC_CONTROL, 0xdd }, 161 { TM6010_REQ07_R0D_CHROMA_KILL_LEVEL, 0x07 }, 162 { TM6010_REQ07_R3F_RESET, 0x00 }, 163 { 0, 0, 0 } 164}; 165 166static struct tm6000_std_settings composite_stds[] = { 167 { .id = V4L2_STD_PAL_M, .common = composite_pal_m, }, 168 { .id = V4L2_STD_PAL_Nc, .common = composite_pal_nc, }, 169 { .id = V4L2_STD_PAL, .common = composite_pal, }, 170 { .id = V4L2_STD_SECAM, .common = composite_secam, }, 171 { .id = V4L2_STD_NTSC, .common = composite_ntsc, }, 172}; 173 174static struct tm6000_reg_settings svideo_pal_m[] = { 175 { TM6010_REQ07_R3F_RESET, 0x01 }, 176 { TM6010_REQ07_R00_VIDEO_CONTROL0, 0x05 }, 177 { TM6010_REQ07_R01_VIDEO_CONTROL1, 0x0e }, 178 { TM6010_REQ07_R02_VIDEO_CONTROL2, 0x5f }, 179 { TM6010_REQ07_R03_YC_SEP_CONTROL, 0x04 }, 180 { TM6010_REQ07_R07_OUTPUT_CONTROL, 0x31 }, 181 { TM6010_REQ07_R18_CHROMA_DTO_INCREMENT3, 0x1e }, 182 { TM6010_REQ07_R19_CHROMA_DTO_INCREMENT2, 0x83 }, 183 { TM6010_REQ07_R1A_CHROMA_DTO_INCREMENT1, 0x0a }, 184 { TM6010_REQ07_R1B_CHROMA_DTO_INCREMENT0, 0xe0 }, 185 { TM6010_REQ07_R1C_HSYNC_DTO_INCREMENT3, 0x1c }, 186 { TM6010_REQ07_R1D_HSYNC_DTO_INCREMENT2, 0xcc }, 187 { TM6010_REQ07_R1E_HSYNC_DTO_INCREMENT1, 0xcc }, 188 { TM6010_REQ07_R1F_HSYNC_DTO_INCREMENT0, 0xcd }, 189 { TM6010_REQ07_R2E_ACTIVE_VIDEO_HSTART, 0x88 }, 190 { TM6010_REQ07_R30_ACTIVE_VIDEO_VSTART, 0x22 }, 191 { TM6010_REQ07_R31_ACTIVE_VIDEO_VHIGHT, 0x61 }, 192 { TM6010_REQ07_R33_VSYNC_HLOCK_MAX, 0x0c }, 193 { TM6010_REQ07_R35_VSYNC_AGC_MAX, 0x1c }, 194 { TM6010_REQ07_R82_COMB_FILTER_CONFIG, 0x52 }, 195 { TM6010_REQ07_R83_CHROMA_LOCK_CONFIG, 0x6f }, 196 { TM6010_REQ07_R04_LUMA_HAGC_CONTROL, 0xdc }, 197 { TM6010_REQ07_R0D_CHROMA_KILL_LEVEL, 0x07 }, 198 { TM6010_REQ07_R3F_RESET, 0x00 }, 199 { 0, 0, 0 } 200}; 201 202static struct tm6000_reg_settings svideo_pal_nc[] = { 203 { TM6010_REQ07_R3F_RESET, 0x01 }, 204 { TM6010_REQ07_R00_VIDEO_CONTROL0, 0x37 }, 205 { TM6010_REQ07_R01_VIDEO_CONTROL1, 0x0e }, 206 { TM6010_REQ07_R02_VIDEO_CONTROL2, 0x5f }, 207 { TM6010_REQ07_R03_YC_SEP_CONTROL, 0x04 }, 208 { TM6010_REQ07_R07_OUTPUT_CONTROL, 0x31 }, 209 { TM6010_REQ07_R18_CHROMA_DTO_INCREMENT3, 0x1e }, 210 { TM6010_REQ07_R19_CHROMA_DTO_INCREMENT2, 0x91 }, 211 { TM6010_REQ07_R1A_CHROMA_DTO_INCREMENT1, 0x1f }, 212 { TM6010_REQ07_R1B_CHROMA_DTO_INCREMENT0, 0x0c }, 213 { TM6010_REQ07_R1C_HSYNC_DTO_INCREMENT3, 0x1c }, 214 { TM6010_REQ07_R1D_HSYNC_DTO_INCREMENT2, 0xcc }, 215 { TM6010_REQ07_R1E_HSYNC_DTO_INCREMENT1, 0xcc }, 216 { TM6010_REQ07_R1F_HSYNC_DTO_INCREMENT0, 0xcd }, 217 { TM6010_REQ07_R2E_ACTIVE_VIDEO_HSTART, 0x88 }, 218 { TM6010_REQ07_R30_ACTIVE_VIDEO_VSTART, 0x22 }, 219 { TM6010_REQ07_R31_ACTIVE_VIDEO_VHIGHT, 0xc1 }, 220 { TM6010_REQ07_R33_VSYNC_HLOCK_MAX, 0x0c }, 221 { TM6010_REQ07_R35_VSYNC_AGC_MAX, 0x1c }, 222 { TM6010_REQ07_R82_COMB_FILTER_CONFIG, 0x52 }, 223 { TM6010_REQ07_R83_CHROMA_LOCK_CONFIG, 0x6f }, 224 { TM6010_REQ07_R04_LUMA_HAGC_CONTROL, 0xdc }, 225 { TM6010_REQ07_R0D_CHROMA_KILL_LEVEL, 0x07 }, 226 { TM6010_REQ07_R3F_RESET, 0x00 }, 227 { 0, 0, 0 } 228}; 229 230static struct tm6000_reg_settings svideo_pal[] = { 231 { TM6010_REQ07_R3F_RESET, 0x01 }, 232 { TM6010_REQ07_R00_VIDEO_CONTROL0, 0x33 }, 233 { TM6010_REQ07_R01_VIDEO_CONTROL1, 0x0e }, 234 { TM6010_REQ07_R02_VIDEO_CONTROL2, 0x5f }, 235 { TM6010_REQ07_R03_YC_SEP_CONTROL, 0x04 }, 236 { TM6010_REQ07_R07_OUTPUT_CONTROL, 0x30 }, 237 { TM6010_REQ07_R18_CHROMA_DTO_INCREMENT3, 0x25 }, 238 { TM6010_REQ07_R19_CHROMA_DTO_INCREMENT2, 0xd5 }, 239 { TM6010_REQ07_R1A_CHROMA_DTO_INCREMENT1, 0x63 }, 240 { TM6010_REQ07_R1B_CHROMA_DTO_INCREMENT0, 0x50 }, 241 { TM6010_REQ07_R1C_HSYNC_DTO_INCREMENT3, 0x1c }, 242 { TM6010_REQ07_R1D_HSYNC_DTO_INCREMENT2, 0xcc }, 243 { TM6010_REQ07_R1E_HSYNC_DTO_INCREMENT1, 0xcc }, 244 { TM6010_REQ07_R1F_HSYNC_DTO_INCREMENT0, 0xcd }, 245 { TM6010_REQ07_R2E_ACTIVE_VIDEO_HSTART, 0x8c }, 246 { TM6010_REQ07_R30_ACTIVE_VIDEO_VSTART, 0x2a }, 247 { TM6010_REQ07_R31_ACTIVE_VIDEO_VHIGHT, 0xc1 }, 248 { TM6010_REQ07_R33_VSYNC_HLOCK_MAX, 0x0c }, 249 { TM6010_REQ07_R35_VSYNC_AGC_MAX, 0x1c }, 250 { TM6010_REQ07_R82_COMB_FILTER_CONFIG, 0x52 }, 251 { TM6010_REQ07_R83_CHROMA_LOCK_CONFIG, 0x6f }, 252 { TM6010_REQ07_R04_LUMA_HAGC_CONTROL, 0xdc }, 253 { TM6010_REQ07_R0D_CHROMA_KILL_LEVEL, 0x07 }, 254 { TM6010_REQ07_R3F_RESET, 0x00 }, 255 { 0, 0, 0 } 256}; 257 258static struct tm6000_reg_settings svideo_secam[] = { 259 { TM6010_REQ07_R3F_RESET, 0x01 }, 260 { TM6010_REQ07_R00_VIDEO_CONTROL0, 0x39 }, 261 { TM6010_REQ07_R01_VIDEO_CONTROL1, 0x0e }, 262 { TM6010_REQ07_R02_VIDEO_CONTROL2, 0x5f }, 263 { TM6010_REQ07_R03_YC_SEP_CONTROL, 0x03 }, 264 { TM6010_REQ07_R07_OUTPUT_CONTROL, 0x31 }, 265 { TM6010_REQ07_R18_CHROMA_DTO_INCREMENT3, 0x24 }, 266 { TM6010_REQ07_R19_CHROMA_DTO_INCREMENT2, 0x92 }, 267 { TM6010_REQ07_R1A_CHROMA_DTO_INCREMENT1, 0xe8 }, 268 { TM6010_REQ07_R1B_CHROMA_DTO_INCREMENT0, 0xed }, 269 { TM6010_REQ07_R1C_HSYNC_DTO_INCREMENT3, 0x1c }, 270 { TM6010_REQ07_R1D_HSYNC_DTO_INCREMENT2, 0xcc }, 271 { TM6010_REQ07_R1E_HSYNC_DTO_INCREMENT1, 0xcc }, 272 { TM6010_REQ07_R1F_HSYNC_DTO_INCREMENT0, 0xcd }, 273 { TM6010_REQ07_R2E_ACTIVE_VIDEO_HSTART, 0x8c }, 274 { TM6010_REQ07_R30_ACTIVE_VIDEO_VSTART, 0x2a }, 275 { TM6010_REQ07_R31_ACTIVE_VIDEO_VHIGHT, 0xc1 }, 276 { TM6010_REQ07_R33_VSYNC_HLOCK_MAX, 0x2c }, 277 { TM6010_REQ07_R35_VSYNC_AGC_MAX, 0x18 }, 278 { TM6010_REQ07_R82_COMB_FILTER_CONFIG, 0x42 }, 279 { TM6010_REQ07_R83_CHROMA_LOCK_CONFIG, 0xff }, 280 { TM6010_REQ07_R0D_CHROMA_KILL_LEVEL, 0x07 }, 281 { TM6010_REQ07_R3F_RESET, 0x00 }, 282 { 0, 0, 0 } 283}; 284 285static struct tm6000_reg_settings svideo_ntsc[] = { 286 { TM6010_REQ07_R3F_RESET, 0x01 }, 287 { TM6010_REQ07_R00_VIDEO_CONTROL0, 0x01 }, 288 { TM6010_REQ07_R01_VIDEO_CONTROL1, 0x0f }, 289 { TM6010_REQ07_R02_VIDEO_CONTROL2, 0x5f }, 290 { TM6010_REQ07_R03_YC_SEP_CONTROL, 0x03 }, 291 { TM6010_REQ07_R07_OUTPUT_CONTROL, 0x30 }, 292 { TM6010_REQ07_R17_HLOOP_MAXSTATE, 0x8b }, 293 { TM6010_REQ07_R18_CHROMA_DTO_INCREMENT3, 0x1e }, 294 { TM6010_REQ07_R19_CHROMA_DTO_INCREMENT2, 0x8b }, 295 { TM6010_REQ07_R1A_CHROMA_DTO_INCREMENT1, 0xa2 }, 296 { TM6010_REQ07_R1B_CHROMA_DTO_INCREMENT0, 0xe9 }, 297 { TM6010_REQ07_R1C_HSYNC_DTO_INCREMENT3, 0x1c }, 298 { TM6010_REQ07_R1D_HSYNC_DTO_INCREMENT2, 0xcc }, 299 { TM6010_REQ07_R1E_HSYNC_DTO_INCREMENT1, 0xcc }, 300 { TM6010_REQ07_R1F_HSYNC_DTO_INCREMENT0, 0xcd }, 301 { TM6010_REQ07_R2E_ACTIVE_VIDEO_HSTART, 0x88 }, 302 { TM6010_REQ07_R30_ACTIVE_VIDEO_VSTART, 0x22 }, 303 { TM6010_REQ07_R31_ACTIVE_VIDEO_VHIGHT, 0x61 }, 304 { TM6010_REQ07_R33_VSYNC_HLOCK_MAX, 0x1c }, 305 { TM6010_REQ07_R35_VSYNC_AGC_MAX, 0x1c }, 306 { TM6010_REQ07_R82_COMB_FILTER_CONFIG, 0x42 }, 307 { TM6010_REQ07_R83_CHROMA_LOCK_CONFIG, 0x6f }, 308 { TM6010_REQ07_R04_LUMA_HAGC_CONTROL, 0xdd }, 309 { TM6010_REQ07_R0D_CHROMA_KILL_LEVEL, 0x07 }, 310 { TM6010_REQ07_R3F_RESET, 0x00 }, 311 { 0, 0, 0 } 312}; 313 314static struct tm6000_std_settings svideo_stds[] = { 315 { .id = V4L2_STD_PAL_M, .common = svideo_pal_m, }, 316 { .id = V4L2_STD_PAL_Nc, .common = svideo_pal_nc, }, 317 { .id = V4L2_STD_PAL, .common = svideo_pal, }, 318 { .id = V4L2_STD_SECAM, .common = svideo_secam, }, 319 { .id = V4L2_STD_NTSC, .common = svideo_ntsc, }, 320}; 321 322static int tm6000_set_audio_std(struct tm6000_core *dev) 323{ 324 uint8_t areg_02 = 0x04; /* GC1 Fixed gain 0dB */ 325 uint8_t areg_05 = 0x01; /* Auto 4.5 = M Japan, Auto 6.5 = DK */ 326 uint8_t areg_06 = 0x02; /* Auto de-emphasis, manual channel mode */ 327 328 if (dev->radio) { 329 tm6000_set_reg(dev, TM6010_REQ08_R01_A_INIT, 0x00); 330 tm6000_set_reg(dev, TM6010_REQ08_R02_A_FIX_GAIN_CTRL, 0x04); 331 tm6000_set_reg(dev, TM6010_REQ08_R03_A_AUTO_GAIN_CTRL, 0x00); 332 tm6000_set_reg(dev, TM6010_REQ08_R04_A_SIF_AMP_CTRL, 0x80); 333 tm6000_set_reg(dev, TM6010_REQ08_R05_A_STANDARD_MOD, 0x0c); 334 /* set mono or stereo */ 335 if (dev->amode == V4L2_TUNER_MODE_MONO) 336 tm6000_set_reg(dev, TM6010_REQ08_R06_A_SOUND_MOD, 0x00); 337 else if (dev->amode == V4L2_TUNER_MODE_STEREO) 338 tm6000_set_reg(dev, TM6010_REQ08_R06_A_SOUND_MOD, 0x02); 339 tm6000_set_reg(dev, TM6010_REQ08_R09_A_MAIN_VOL, 0x18); 340 tm6000_set_reg(dev, TM6010_REQ08_R0C_A_ASD_THRES2, 0x0a); 341 tm6000_set_reg(dev, TM6010_REQ08_R0D_A_AMD_THRES, 0x40); 342 tm6000_set_reg(dev, TM6010_REQ08_RF1_AADC_POWER_DOWN, 0xfe); 343 tm6000_set_reg(dev, TM6010_REQ08_R1E_A_GAIN_DEEMPH_OUT, 0x13); 344 tm6000_set_reg(dev, TM6010_REQ08_R01_A_INIT, 0x80); 345 tm6000_set_reg(dev, TM6010_REQ07_RFE_POWER_DOWN, 0xff); 346 return 0; 347 } 348 349 /* 350 * STD/MN shouldn't be affected by tm6010_a_mode, as there's just one 351 * audio standard for each V4L2_STD type. 352 */ 353 if ((dev->norm & V4L2_STD_NTSC) == V4L2_STD_NTSC_M_KR) { 354 areg_05 |= 0x04; 355 } else if ((dev->norm & V4L2_STD_NTSC) == V4L2_STD_NTSC_M_JP) { 356 areg_05 |= 0x43; 357 } else if (dev->norm & V4L2_STD_MN) { 358 areg_05 |= 0x22; 359 } else switch (tm6010_a_mode) { 360 /* auto */ 361 case 0: 362 if ((dev->norm & V4L2_STD_SECAM) == V4L2_STD_SECAM_L) 363 areg_05 |= 0x00; 364 else /* Other PAL/SECAM standards */ 365 areg_05 |= 0x10; 366 break; 367 /* A2 */ 368 case 1: 369 if (dev->norm & V4L2_STD_DK) 370 areg_05 = 0x09; 371 else 372 areg_05 = 0x05; 373 break; 374 /* NICAM */ 375 case 2: 376 if (dev->norm & V4L2_STD_DK) { 377 areg_05 = 0x06; 378 } else if (dev->norm & V4L2_STD_PAL_I) { 379 areg_05 = 0x08; 380 } else if (dev->norm & V4L2_STD_SECAM_L) { 381 areg_05 = 0x0a; 382 areg_02 = 0x02; 383 } else { 384 areg_05 = 0x07; 385 } 386 break; 387 /* other */ 388 case 3: 389 if (dev->norm & V4L2_STD_DK) { 390 areg_05 = 0x0b; 391 } else { 392 areg_05 = 0x02; 393 } 394 break; 395 } 396 397 tm6000_set_reg(dev, TM6010_REQ08_R01_A_INIT, 0x00); 398 tm6000_set_reg(dev, TM6010_REQ08_R02_A_FIX_GAIN_CTRL, areg_02); 399 tm6000_set_reg(dev, TM6010_REQ08_R03_A_AUTO_GAIN_CTRL, 0x00); 400 tm6000_set_reg(dev, TM6010_REQ08_R04_A_SIF_AMP_CTRL, 0xa0); 401 tm6000_set_reg(dev, TM6010_REQ08_R05_A_STANDARD_MOD, areg_05); 402 tm6000_set_reg(dev, TM6010_REQ08_R06_A_SOUND_MOD, areg_06); 403 tm6000_set_reg(dev, TM6010_REQ08_R07_A_LEFT_VOL, 0x00); 404 tm6000_set_reg(dev, TM6010_REQ08_R08_A_RIGHT_VOL, 0x00); 405 tm6000_set_reg(dev, TM6010_REQ08_R09_A_MAIN_VOL, 0x08); 406 tm6000_set_reg(dev, TM6010_REQ08_R0A_A_I2S_MOD, 0x91); 407 tm6000_set_reg(dev, TM6010_REQ08_R0B_A_ASD_THRES1, 0x20); 408 tm6000_set_reg(dev, TM6010_REQ08_R0C_A_ASD_THRES2, 0x12); 409 tm6000_set_reg(dev, TM6010_REQ08_R0D_A_AMD_THRES, 0x20); 410 tm6000_set_reg(dev, TM6010_REQ08_R0E_A_MONO_THRES1, 0xf0); 411 tm6000_set_reg(dev, TM6010_REQ08_R0F_A_MONO_THRES2, 0x80); 412 tm6000_set_reg(dev, TM6010_REQ08_R10_A_MUTE_THRES1, 0xc0); 413 tm6000_set_reg(dev, TM6010_REQ08_R11_A_MUTE_THRES2, 0x80); 414 tm6000_set_reg(dev, TM6010_REQ08_R12_A_AGC_U, 0x12); 415 tm6000_set_reg(dev, TM6010_REQ08_R13_A_AGC_ERR_T, 0xfe); 416 tm6000_set_reg(dev, TM6010_REQ08_R14_A_AGC_GAIN_INIT, 0x20); 417 tm6000_set_reg(dev, TM6010_REQ08_R15_A_AGC_STEP_THR, 0x14); 418 tm6000_set_reg(dev, TM6010_REQ08_R16_A_AGC_GAIN_MAX, 0xfe); 419 tm6000_set_reg(dev, TM6010_REQ08_R17_A_AGC_GAIN_MIN, 0x01); 420 tm6000_set_reg(dev, TM6010_REQ08_R18_A_TR_CTRL, 0xa0); 421 tm6000_set_reg(dev, TM6010_REQ08_R19_A_FH_2FH_GAIN, 0x32); 422 tm6000_set_reg(dev, TM6010_REQ08_R1A_A_NICAM_SER_MAX, 0x64); 423 tm6000_set_reg(dev, TM6010_REQ08_R1B_A_NICAM_SER_MIN, 0x20); 424 tm6000_set_reg(dev, REQ_08_SET_GET_AVREG_BIT, 0x1c, 0x00); 425 tm6000_set_reg(dev, REQ_08_SET_GET_AVREG_BIT, 0x1d, 0x00); 426 tm6000_set_reg(dev, TM6010_REQ08_R1E_A_GAIN_DEEMPH_OUT, 0x13); 427 tm6000_set_reg(dev, TM6010_REQ08_R1F_A_TEST_INTF_SEL, 0x00); 428 tm6000_set_reg(dev, TM6010_REQ08_R20_A_TEST_PIN_SEL, 0x00); 429 tm6000_set_reg(dev, TM6010_REQ08_R01_A_INIT, 0x80); 430 431 return 0; 432} 433 434void tm6000_get_std_res(struct tm6000_core *dev) 435{ 436 /* Currently, those are the only supported resoltions */ 437 if (dev->norm & V4L2_STD_525_60) 438 dev->height = 480; 439 else 440 dev->height = 576; 441 442 dev->width = 720; 443} 444 445static int tm6000_load_std(struct tm6000_core *dev, struct tm6000_reg_settings *set) 446{ 447 int i, rc; 448 449 /* Load board's initialization table */ 450 for (i = 0; set[i].req; i++) { 451 rc = tm6000_set_reg(dev, set[i].req, set[i].reg, set[i].value); 452 if (rc < 0) { 453 printk(KERN_ERR "Error %i while setting req %d, reg %d to value %d\n", 454 rc, set[i].req, set[i].reg, set[i].value); 455 return rc; 456 } 457 } 458 459 return 0; 460} 461 462int tm6000_set_standard(struct tm6000_core *dev) 463{ 464 struct tm6000_input *input; 465 int i, rc = 0; 466 u8 reg_07_fe = 0x8a; 467 u8 reg_08_f1 = 0xfc; 468 u8 reg_08_e2 = 0xf0; 469 u8 reg_08_e6 = 0x0f; 470 471 tm6000_get_std_res(dev); 472 473 if (!dev->radio) 474 input = &dev->vinput[dev->input]; 475 else 476 input = &dev->rinput; 477 478 if (dev->dev_type == TM6010) { 479 switch (input->vmux) { 480 case TM6000_VMUX_VIDEO_A: 481 tm6000_set_reg(dev, TM6010_REQ08_RE3_ADC_IN1_SEL, 0xf4); 482 tm6000_set_reg(dev, TM6010_REQ08_REA_BUFF_DRV_CTRL, 0xf1); 483 tm6000_set_reg(dev, TM6010_REQ08_REB_SIF_GAIN_CTRL, 0xe0); 484 tm6000_set_reg(dev, TM6010_REQ08_REC_REVERSE_YC_CTRL, 0xc2); 485 tm6000_set_reg(dev, TM6010_REQ08_RED_GAIN_SEL, 0xe8); 486 reg_07_fe |= 0x01; 487 break; 488 case TM6000_VMUX_VIDEO_B: 489 tm6000_set_reg(dev, TM6010_REQ08_RE3_ADC_IN1_SEL, 0xf8); 490 tm6000_set_reg(dev, TM6010_REQ08_REA_BUFF_DRV_CTRL, 0xf1); 491 tm6000_set_reg(dev, TM6010_REQ08_REB_SIF_GAIN_CTRL, 0xe0); 492 tm6000_set_reg(dev, TM6010_REQ08_REC_REVERSE_YC_CTRL, 0xc2); 493 tm6000_set_reg(dev, TM6010_REQ08_RED_GAIN_SEL, 0xe8); 494 reg_07_fe |= 0x01; 495 break; 496 case TM6000_VMUX_VIDEO_AB: 497 tm6000_set_reg(dev, TM6010_REQ08_RE3_ADC_IN1_SEL, 0xfc); 498 tm6000_set_reg(dev, TM6010_REQ08_RE4_ADC_IN2_SEL, 0xf8); 499 reg_08_e6 = 0x00; 500 tm6000_set_reg(dev, TM6010_REQ08_REA_BUFF_DRV_CTRL, 0xf2); 501 tm6000_set_reg(dev, TM6010_REQ08_REB_SIF_GAIN_CTRL, 0xf0); 502 tm6000_set_reg(dev, TM6010_REQ08_REC_REVERSE_YC_CTRL, 0xc2); 503 tm6000_set_reg(dev, TM6010_REQ08_RED_GAIN_SEL, 0xe0); 504 break; 505 default: 506 break; 507 } 508 switch (input->amux) { 509 case TM6000_AMUX_ADC1: 510 tm6000_set_reg_mask(dev, TM6010_REQ08_RF0_DAUDIO_INPUT_CONFIG, 511 0x00, 0x0f); 512 /* Mux overflow workaround */ 513 tm6000_set_reg_mask(dev, TM6010_REQ07_R07_OUTPUT_CONTROL, 514 0x10, 0xf0); 515 break; 516 case TM6000_AMUX_ADC2: 517 tm6000_set_reg_mask(dev, TM6010_REQ08_RF0_DAUDIO_INPUT_CONFIG, 518 0x08, 0x0f); 519 /* Mux overflow workaround */ 520 tm6000_set_reg_mask(dev, TM6010_REQ07_R07_OUTPUT_CONTROL, 521 0x10, 0xf0); 522 break; 523 case TM6000_AMUX_SIF1: 524 reg_08_e2 |= 0x02; 525 reg_08_e6 = 0x08; 526 reg_07_fe |= 0x40; 527 reg_08_f1 |= 0x02; 528 tm6000_set_reg(dev, TM6010_REQ08_RE4_ADC_IN2_SEL, 0xf3); 529 tm6000_set_reg_mask(dev, TM6010_REQ08_RF0_DAUDIO_INPUT_CONFIG, 530 0x02, 0x0f); 531 /* Mux overflow workaround */ 532 tm6000_set_reg_mask(dev, TM6010_REQ07_R07_OUTPUT_CONTROL, 533 0x30, 0xf0); 534 break; 535 case TM6000_AMUX_SIF2: 536 reg_08_e2 |= 0x02; 537 reg_08_e6 = 0x08; 538 reg_07_fe |= 0x40; 539 reg_08_f1 |= 0x02; 540 tm6000_set_reg(dev, TM6010_REQ08_RE4_ADC_IN2_SEL, 0xf7); 541 tm6000_set_reg_mask(dev, TM6010_REQ08_RF0_DAUDIO_INPUT_CONFIG, 542 0x02, 0x0f); 543 /* Mux overflow workaround */ 544 tm6000_set_reg_mask(dev, TM6010_REQ07_R07_OUTPUT_CONTROL, 545 0x30, 0xf0); 546 break; 547 default: 548 break; 549 } 550 tm6000_set_reg(dev, TM6010_REQ08_RE2_POWER_DOWN_CTRL1, reg_08_e2); 551 tm6000_set_reg(dev, TM6010_REQ08_RE6_POWER_DOWN_CTRL2, reg_08_e6); 552 tm6000_set_reg(dev, TM6010_REQ08_RF1_AADC_POWER_DOWN, reg_08_f1); 553 tm6000_set_reg(dev, TM6010_REQ07_RFE_POWER_DOWN, reg_07_fe); 554 } else { 555 switch (input->vmux) { 556 case TM6000_VMUX_VIDEO_A: 557 tm6000_set_reg(dev, TM6000_REQ07_RE3_VADC_INP_LPF_SEL1, 0x10); 558 tm6000_set_reg(dev, TM6000_REQ07_RE5_VADC_INP_LPF_SEL2, 0x00); 559 tm6000_set_reg(dev, TM6000_REQ07_RE8_VADC_PWDOWN_CTL, 0x0f); 560 tm6000_set_reg(dev, 561 REQ_03_SET_GET_MCU_PIN, input->v_gpio, 0); 562 break; 563 case TM6000_VMUX_VIDEO_B: 564 tm6000_set_reg(dev, TM6000_REQ07_RE3_VADC_INP_LPF_SEL1, 0x00); 565 tm6000_set_reg(dev, TM6000_REQ07_RE5_VADC_INP_LPF_SEL2, 0x00); 566 tm6000_set_reg(dev, TM6000_REQ07_RE8_VADC_PWDOWN_CTL, 0x0f); 567 tm6000_set_reg(dev, 568 REQ_03_SET_GET_MCU_PIN, input->v_gpio, 0); 569 break; 570 case TM6000_VMUX_VIDEO_AB: 571 tm6000_set_reg(dev, TM6000_REQ07_RE3_VADC_INP_LPF_SEL1, 0x10); 572 tm6000_set_reg(dev, TM6000_REQ07_RE5_VADC_INP_LPF_SEL2, 0x10); 573 tm6000_set_reg(dev, TM6000_REQ07_RE8_VADC_PWDOWN_CTL, 0x00); 574 tm6000_set_reg(dev, 575 REQ_03_SET_GET_MCU_PIN, input->v_gpio, 1); 576 break; 577 default: 578 break; 579 } 580 switch (input->amux) { 581 case TM6000_AMUX_ADC1: 582 tm6000_set_reg_mask(dev, 583 TM6000_REQ07_REB_VADC_AADC_MODE, 0x00, 0x0f); 584 break; 585 case TM6000_AMUX_ADC2: 586 tm6000_set_reg_mask(dev, 587 TM6000_REQ07_REB_VADC_AADC_MODE, 0x04, 0x0f); 588 break; 589 default: 590 break; 591 } 592 } 593 if (input->type == TM6000_INPUT_SVIDEO) { 594 for (i = 0; i < ARRAY_SIZE(svideo_stds); i++) { 595 if (dev->norm & svideo_stds[i].id) { 596 rc = tm6000_load_std(dev, svideo_stds[i].common); 597 goto ret; 598 } 599 } 600 return -EINVAL; 601 } else { 602 for (i = 0; i < ARRAY_SIZE(composite_stds); i++) { 603 if (dev->norm & composite_stds[i].id) { 604 rc = tm6000_load_std(dev, composite_stds[i].common); 605 goto ret; 606 } 607 } 608 return -EINVAL; 609 } 610 611ret: 612 if (rc < 0) 613 return rc; 614 615 if ((dev->dev_type == TM6010) && 616 ((input->amux == TM6000_AMUX_SIF1) || 617 (input->amux == TM6000_AMUX_SIF2))) 618 tm6000_set_audio_std(dev); 619 620 msleep(40); 621 622 return 0; 623}