cachepc-linux

Fork of AMDESE/linux with modifications for CachePC side-channel attack
git clone https://git.sinitax.com/sinitax/cachepc-linux
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pcie_wrap_regs.h (11726B)


      1/* SPDX-License-Identifier: GPL-2.0
      2 *
      3 * Copyright 2016-2018 HabanaLabs, Ltd.
      4 * All Rights Reserved.
      5 *
      6 */
      7
      8/************************************
      9 ** This is an auto-generated file **
     10 **       DO NOT EDIT BELOW        **
     11 ************************************/
     12
     13#ifndef ASIC_REG_PCIE_WRAP_REGS_H_
     14#define ASIC_REG_PCIE_WRAP_REGS_H_
     15
     16/*
     17 *****************************************
     18 *   PCIE_WRAP (Prototype: PCIE_WRAP)
     19 *****************************************
     20 */
     21
     22#define mmPCIE_WRAP_PHY_RST_N                                        0xC01300
     23
     24#define mmPCIE_WRAP_OUTSTAND_TRANS                                   0xC01400
     25
     26#define mmPCIE_WRAP_MASK_REQ                                         0xC01404
     27
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     29
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     31
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     33
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     35
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     37
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     39
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     41
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    152#define mmPCIE_WRAP_SLV_ARMISC_INFO_VFUNC_ACT                        0xC01834
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    165
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    167
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    169
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    171
    172#define mmPCIE_WRAP_DB_BASE_ADDR_H_3                                 0xC0192C
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    174#define mmPCIE_WRAP_DB_MASK                                          0xC01940
    175
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    177
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    179
    180#define mmPCIE_WRAP_SQ_STRIDE_ACCRESS                                0xC01A08
    181
    182#define mmPCIE_WRAP_SQ_POP_CMD                                       0xC01A10
    183
    184#define mmPCIE_WRAP_SQ_POP_DATA                                      0xC01A14
    185
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    187
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    189
    190#define mmPCIE_WRAP_DB_INTR_2                                        0xC01A28
    191
    192#define mmPCIE_WRAP_DB_INTR_3                                        0xC01A2C
    193
    194#define mmPCIE_WRAP_DB_INTR_4                                        0xC01A30
    195
    196#define mmPCIE_WRAP_DB_INTR_5                                        0xC01A34
    197
    198#define mmPCIE_WRAP_DB_INTR_6                                        0xC01A38
    199
    200#define mmPCIE_WRAP_DB_INTR_7                                        0xC01A3C
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    202#define mmPCIE_WRAP_MMU_BYPASS_DMA                                   0xC01A80
    203
    204#define mmPCIE_WRAP_MMU_BYPASS_NON_DMA                               0xC01A84
    205
    206#define mmPCIE_WRAP_ASID_NON_DMA                                     0xC01A90
    207
    208#define mmPCIE_WRAP_ASID_DMA_0                                       0xC01AA0
    209
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    211
    212#define mmPCIE_WRAP_ASID_DMA_2                                       0xC01AA8
    213
    214#define mmPCIE_WRAP_ASID_DMA_3                                       0xC01AAC
    215
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    217
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    219
    220#define mmPCIE_WRAP_ASID_DMA_6                                       0xC01AB8
    221
    222#define mmPCIE_WRAP_ASID_DMA_7                                       0xC01ABC
    223
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    225
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    227
    228#define mmPCIE_WRAP_CACHE_OVR                                        0xC01B00
    229
    230#define mmPCIE_WRAP_LOCK_OVR                                         0xC01B04
    231
    232#define mmPCIE_WRAP_PROT_OVR                                         0xC01B08
    233
    234#define mmPCIE_WRAP_ARUSER_OVR                                       0xC01B0C
    235
    236#define mmPCIE_WRAP_AWUSER_OVR                                       0xC01B10
    237
    238#define mmPCIE_WRAP_ARUSER_OVR_EN                                    0xC01B14
    239
    240#define mmPCIE_WRAP_AWUSER_OVR_EN                                    0xC01B18
    241
    242#define mmPCIE_WRAP_MAX_OUTSTAND                                     0xC01B20
    243
    244#define mmPCIE_WRAP_MST_IN                                           0xC01B24
    245
    246#define mmPCIE_WRAP_RSP_OK                                           0xC01B28
    247
    248#define mmPCIE_WRAP_LBW_CACHE_OVR                                    0xC01B40
    249
    250#define mmPCIE_WRAP_LBW_LOCK_OVR                                     0xC01B44
    251
    252#define mmPCIE_WRAP_LBW_PROT_OVR                                     0xC01B48
    253
    254#define mmPCIE_WRAP_LBW_ARUSER_OVR                                   0xC01B4C
    255
    256#define mmPCIE_WRAP_LBW_AWUSER_OVR                                   0xC01B50
    257
    258#define mmPCIE_WRAP_LBW_ARUSER_OVR_EN                                0xC01B58
    259
    260#define mmPCIE_WRAP_LBW_AWUSER_OVR_EN                                0xC01B5C
    261
    262#define mmPCIE_WRAP_LBW_MAX_OUTSTAND                                 0xC01B60
    263
    264#define mmPCIE_WRAP_LBW_MST_IN                                       0xC01B64
    265
    266#define mmPCIE_WRAP_LBW_RSP_OK                                       0xC01B68
    267
    268#define mmPCIE_WRAP_QUEUE_INIT                                       0xC01C00
    269
    270#define mmPCIE_WRAP_AXI_SPLIT_INTR_0                                 0xC01C10
    271
    272#define mmPCIE_WRAP_AXI_SPLIT_INTR_1                                 0xC01C14
    273
    274#define mmPCIE_WRAP_DB_AWUSER                                        0xC01D00
    275
    276#define mmPCIE_WRAP_DB_ARUSER                                        0xC01D04
    277
    278#define mmPCIE_WRAP_PCIE_AWUSER                                      0xC01D08
    279
    280#define mmPCIE_WRAP_PCIE_ARUSER                                      0xC01D0C
    281
    282#define mmPCIE_WRAP_PSOC_AWUSER                                      0xC01D10
    283
    284#define mmPCIE_WRAP_PSOC_ARUSER                                      0xC01D14
    285
    286#define mmPCIE_WRAP_SCH_Q_AWUSER                                     0xC01D18
    287
    288#define mmPCIE_WRAP_SCH_Q_ARUSER                                     0xC01D1C
    289
    290#define mmPCIE_WRAP_PSOC2PCI_AWUSER                                  0xC01D40
    291
    292#define mmPCIE_WRAP_PSOC2PCI_ARUSER                                  0xC01D44
    293
    294#define mmPCIE_WRAP_DRAIN_TIMEOUT                                    0xC01D50
    295
    296#define mmPCIE_WRAP_DRAIN_CFG                                        0xC01D54
    297
    298#define mmPCIE_WRAP_DB_AXI_ERR                                       0xC01DE0
    299
    300#define mmPCIE_WRAP_SPMU_INTR                                        0xC01DE4
    301
    302#define mmPCIE_WRAP_AXI_INTR                                         0xC01DE8
    303
    304#define mmPCIE_WRAP_E2E_CTRL                                         0xC01DF0
    305
    306#endif /* ASIC_REG_PCIE_WRAP_REGS_H_ */