cachepc-linux

Fork of AMDESE/linux with modifications for CachePC side-channel attack
git clone https://git.sinitax.com/sinitax/cachepc-linux
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tpc1_rtr_regs.h (12352B)


      1/* SPDX-License-Identifier: GPL-2.0
      2 *
      3 * Copyright 2016-2018 HabanaLabs, Ltd.
      4 * All Rights Reserved.
      5 *
      6 */
      7
      8/************************************
      9 ** This is an auto-generated file **
     10 **       DO NOT EDIT BELOW        **
     11 ************************************/
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     14#define ASIC_REG_TPC1_RTR_REGS_H_
     15
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     17 *****************************************
     18 *   TPC1_RTR (Prototype: TPC_RTR)
     19 *****************************************
     20 */
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    217
    218#define mmTPC1_RTR_HBW_RANGE_BASE_L_2                                0xE404C8
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    220#define mmTPC1_RTR_HBW_RANGE_BASE_L_3                                0xE404CC
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    222#define mmTPC1_RTR_HBW_RANGE_BASE_L_4                                0xE404D0
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    224#define mmTPC1_RTR_HBW_RANGE_BASE_L_5                                0xE404D4
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    226#define mmTPC1_RTR_HBW_RANGE_BASE_L_6                                0xE404D8
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    240#define mmTPC1_RTR_HBW_RANGE_BASE_H_5                                0xE404F4
    241
    242#define mmTPC1_RTR_HBW_RANGE_BASE_H_6                                0xE404F8
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    255
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    259
    260#define mmTPC1_RTR_LBW_RANGE_MASK_6                                  0xE40528
    261
    262#define mmTPC1_RTR_LBW_RANGE_MASK_7                                  0xE4052C
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    264#define mmTPC1_RTR_LBW_RANGE_MASK_8                                  0xE40530
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    266#define mmTPC1_RTR_LBW_RANGE_MASK_9                                  0xE40534
    267
    268#define mmTPC1_RTR_LBW_RANGE_MASK_10                                 0xE40538
    269
    270#define mmTPC1_RTR_LBW_RANGE_MASK_11                                 0xE4053C
    271
    272#define mmTPC1_RTR_LBW_RANGE_MASK_12                                 0xE40540
    273
    274#define mmTPC1_RTR_LBW_RANGE_MASK_13                                 0xE40544
    275
    276#define mmTPC1_RTR_LBW_RANGE_MASK_14                                 0xE40548
    277
    278#define mmTPC1_RTR_LBW_RANGE_MASK_15                                 0xE4054C
    279
    280#define mmTPC1_RTR_LBW_RANGE_BASE_0                                  0xE40550
    281
    282#define mmTPC1_RTR_LBW_RANGE_BASE_1                                  0xE40554
    283
    284#define mmTPC1_RTR_LBW_RANGE_BASE_2                                  0xE40558
    285
    286#define mmTPC1_RTR_LBW_RANGE_BASE_3                                  0xE4055C
    287
    288#define mmTPC1_RTR_LBW_RANGE_BASE_4                                  0xE40560
    289
    290#define mmTPC1_RTR_LBW_RANGE_BASE_5                                  0xE40564
    291
    292#define mmTPC1_RTR_LBW_RANGE_BASE_6                                  0xE40568
    293
    294#define mmTPC1_RTR_LBW_RANGE_BASE_7                                  0xE4056C
    295
    296#define mmTPC1_RTR_LBW_RANGE_BASE_8                                  0xE40570
    297
    298#define mmTPC1_RTR_LBW_RANGE_BASE_9                                  0xE40574
    299
    300#define mmTPC1_RTR_LBW_RANGE_BASE_10                                 0xE40578
    301
    302#define mmTPC1_RTR_LBW_RANGE_BASE_11                                 0xE4057C
    303
    304#define mmTPC1_RTR_LBW_RANGE_BASE_12                                 0xE40580
    305
    306#define mmTPC1_RTR_LBW_RANGE_BASE_13                                 0xE40584
    307
    308#define mmTPC1_RTR_LBW_RANGE_BASE_14                                 0xE40588
    309
    310#define mmTPC1_RTR_LBW_RANGE_BASE_15                                 0xE4058C
    311
    312#define mmTPC1_RTR_RGLTR                                             0xE40590
    313
    314#define mmTPC1_RTR_RGLTR_WR_RESULT                                   0xE40594
    315
    316#define mmTPC1_RTR_RGLTR_RD_RESULT                                   0xE40598
    317
    318#define mmTPC1_RTR_SCRAMB_EN                                         0xE40600
    319
    320#define mmTPC1_RTR_NON_LIN_SCRAMB                                    0xE40604
    321
    322#endif /* ASIC_REG_TPC1_RTR_REGS_H_ */